логический алгоритм синтеза устройства для формирования n разрядного дополнительного кода имеет вид

АНАЛИЗ И СИНТЕЗ УСТРОЙСТВ КОМБИНАЦИОННОГО ТИПА

По функциональному назначению можно выделить несколько классов комбинационных устройств. Это сумматоры, мультиплексоры и демультиплексоры, шифраторы и дешифраторы, преобразователи кодов, цифровые компараторы, арифметико-логические устройства. Логические устройства комбинационного типа не содержат элементов памяти и формируют выходные сигналы в соответствии с текущими уровнями входных сигналов.

Цифровые устройства, проектируемые на основе ПЛИС, обычно содержат типовые комбинационные схемы, разработанные для решения наиболее часто встречающихся задач. Цифровые устройства строят из комбинационных схем. При проектировании сложных устройств, содержащих простые комбинационные схемы, вначале выполняют анализ функционирования и синтез комбинационных схем.

Полусумматор

Простейшей арифметической операцией в цифровых устройствах является сложение. Полусумматор — устройство для суммирования двух одноразрядных двоичных чисел «а» и «Ь». Результатами суммирования являются бит суммы данного разряда «s» и перенос в следующий, старший разряд «р». Условное обозначение полусумматора изображено на рис. 9.1.

Рис. 9.1. Условное обозначение полусумматора

Для синтеза схемы необходимо составить таблицу истинности (табл. 9.1). Если одно из слагаемых равно 1, то сумма s также равна 1. Если суммируется два слагаемых, равных 1, то сумма s равна 0 и возникает перенос р = 1.

Логические функции для выходных сигналов pns целесообразно записать в СДНФ. Столбец для сигнала р содержит всего одну еди-

ницу, поэтому выражение для р содержит один минтерм. Функция 5 содержит два минтерма и является операцией «сумма по модулю два». Минимизация логических функций в данном примере не требуется.

Полученные формулы позволяют составить схему, один из вариантов показан на рис. 9.2.

Рис. 9.2. Схема полусумматора

По логическим функциям может быть составлено описание полусумматора на языке Verilog (пример 9.1).

Первые две строки — комментарий, строка 3 — заголовок, содержит ключевое слово «module», затем имя устройства и перечисление всех входных и выходных сигналов в круглых скобках через запятую. При записи данной строки использованы обозначения выводов, изображенные на символе устройства. Выбранное в данном случае имя «v91_hs» означает «Verilog пример 9.1 полусумматор». Все строки заканчиваются точкой с запятой.

В строках 4 и 5 после ключевого слова «input» перечисляются входные сигналы, разделенные запятой, а после слова «output» ана-

логично перечисляются все выходные порты. Все сигналы данного устройства — однобитовые, типа «wire». Эти типы сигналов в описании указывать не требуется, они назначаются по умолчанию.

В логических операторах (строки 6, 7) вначале записано обязательное ключевое слово «assign», а затем — логическая функ- ция, описывающая один из выходных сигналов сумматора <рили s). Запись функции выполнена заменой символов логических операций, принятых в алгебре логики на символы языка Verilog.

Строка 8 — завершение описания — ключевое слово «endmodule», после которого не должно быть никаких знаков препинания.

В языке Verilog предусмотрен другой вид описания устройств, это поведенческое описание, которое представляет устройство как «черный ящик» и описывает алгоритм его функционирования, или зависимость выходного сигнала от входных сигналов. Для поведенческого описания необходимо определить алгоритм функционирования, это описание, как правило, короче и проще в восприятии.

Анализ таблицы истинности позволяет обнаружить такой алгоритм. В полусумматоре складываются два одноразрядных слагаемых (рис. 9.3), а результат представляют две одноразрядные переменные.

Рис. 9.3. Пояснение работы полусумматора

Из таблицы следует, что сигналы «р» и «s» можно объединить в двухразрядное двоичное число, равное сумме входных слагаемых, при этом перенос «р» является старшим разрядом, а сумма «s» — младшим.

В поведенческом описании полусумматора (пример 9.2) изменились имя и строка 6, описывающая работу полусумматора.

Сигналы р и s объединены в 2-разрядное слово (вектор) при помощи оператора объединения.

Для обозначения этого оператора объединяамые сигналы записывают в фигурных скобках через запятую. В результате выполнения оператора указанные сигналы будут представлять собой двухразряд-

ный код (вектор). В строке 6 этому вектору присваивается значение, равное сумме слагаемых.

Анализ работы полусумматора и таблица истинности позволяют построить теоретические временные диаграммы, которые могут быть используемы при создании тестовых сигналов и при тестировании устройства (рис. 9.4).

Рис. 9.4. Работа полусумматора

Источник

Синтез преобразователя кодов

Преобразователь кодов комбинационное дискретное устройство, предназначенное для перевода одного двоичного кода в другой двоичный код.Эти дискретные устройства часто применяются в системах автоматики с целью получения из обычных без избыточных кодов более сложных избыточных кодов. Избыточные коды позволяют только обнаруживать или обнаруживать и исправлять ошибки в кодовых словах при передаче сигналов по линиям связи на большие расстояния.

По заданию необходимо построить преобразователь кодов дляперевода чисел типового кода «3а+2» в код «8421» в базисе «ИЛИ-НЕ» для чисел от 13 до 17. Составим таблицу истинности преобразователя кодов:

Таблица 5. Таблица истинности преобразователя из кода «8421» в код «3a+1»

Исходный код (входы)

Получаемый код (выходы)

Для каждой выходной функции составляем совершенную дизъюнктивную нормальную форму от одних и тех же входных переменных на основе свойства независимости выходов:

Синтез делителя частоты

Как следует из предыдущего пункта, счетчики также могут быть использованы для деления частоты. Важное отличие делителя частоты от счетчика заключается в том, что счетчик выдает код числа на своих выходах, которых может быть много и состояния всех триггеров существенны, а делитель частоты имеет в общем случае всего один выход. При этом нас абсолютно не интересует, как изменяют свое состояние все триггеры, за исключением того триггера, на выходе которого появляется поделенная в заданное число раз частота. Это привносит свою специфику в методику синтеза делителей частоты.

При построении делителей частоты с коэффициентом деления не кратным 2 n следует пройти следующие этапы:

Пусть требуется построить делитель частоты с коэффициентом деления равным 11 на D-триггерах, управляемых по фронту входного импульса.

Источник

Шифраторы, дешифраторы и преобразователи кодов: схемы, принцип работы

Типы логических устройств

Логические устройства разделяют на два класса: комбинационные и последовательностные.

Устройство называют комбинационным, если его выходные сигналы в некоторый момент времени однозначно определяются входными сигналами, имеющими место в этот момент времени.

Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах в данный момент времени, но и состоянием элементов памяти. Таким образом, реакция последовательностного устройства на определенные входные сигналы зависит от предыстории его работы.

Что такое шифратор?

Шифратор — это комбинационное устройство, преобразующее десятичные числа в двоичную систему счисления, причем каждому входу может быть поставлено в соответствие десятичное число, а набор выходных логических сигналов соответствует определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и используют, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа.

Так, для преобразования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет равно 16 (n = 2 4 = 16), поэтому шифратор 10×4 (из 10 в 4) будет неполным.

Рассмотрим пример построения шифратора для преобразования десятиразрядного единичного кода (десятичных чисел от 0 до 9) в двоичный код. При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход. Условное обозначение такого шифратора и таблица соответствия кода приведены на рис. 3.35.

Используя данную таблицу соответствия, запишем логические выражения, включая в логическую сумму те входные переменные, которые соответствуют единице некоторой выходной пере­менной. Так, на выходе у₁ будет логическая «1» тогда, когда логическая «1» будет или на входе Х₁,или Х₃, или Х₅, или Х₇, или X₉, т. е. у₁ = Х₁+ Х₃+ Х₅+ Х₇+X₉

Представим на рис. 3.36 схему такого шифратора, используя элементы ИЛИ.

Источник

Логический алгоритм синтеза устройства для формирования n разрядного дополнительного кода имеет вид

Шифраторы выполняют функцию, обратную дешифраторам, т.е. преобразуют унитарный код в двоичный или двоично-десятичный.

Пример 5.4. Синтезировать шифратор на пять входов, выход которого представляется в двоичном коде.

Решение. 1. Шифратор преобразует унитарный код в двоичный или двоично-десятичный.

Унитарный код двоичного n-разрядного числа представляется 2 n разрядами, только один из которых равен 1.

Шифратор имеет пять входов. Число 5 в двоичном коде представляется тремя разрядами: 101, т.е. шифратор должен иметь три выхода.

В соответствии с этим составляют табл.5.10

2. Получают логическую функцию шифратора в виде СДНФ путем записи «по единицам»

3. Функциональная схема шифратора в логическом базисе И-НЕ (рис.5.9.а) и в логическом базисе И, ИЛИ, НЕ (рис.5.9.б).

Рис. 5.9 Функциональная схема шифратора в логическом базисе И-НЕ (а) и в логическом базисе И, ИЛИ, НЕ (б)

Преобразователи кодов

Преобразователи кодов используют для шифрации и дешифрации цифровой информации и имеют n входов и m выходов. Соотношения между числами n и m могут быть любыми: n<>m.

Сумматоры

1+1=0+единица переноса в старший разряд.

Логическую функцию одноразрядного суммирования составляют на основании правил суммирования (табл. 5.11)

Таблица истинности сумматора

Цифра переноса в старший разряд, р_i+1

Для получения логической функции одноразрядного суммирования в форме СДНФ производят запись » по единицам»:

т.е. она реализуется двумя логическими функциями, а устройство имеет два выхода: S_i и р_i+1.

Схему, реализующую две функции, можно представить как простое объединение схем, реализующих каждую функцию отдельно, рис. 5.9:

Рис. 5.9 Функциональная схема одноразрядного сумматора: полусумматора.

Устройство оказывается синтезированным из двух самостоятельных частей, реализующих:

функцию исключающее ИЛИ (сумма по модулю два);

функцию конъюнкции И.

Такое устройство называется полусумматором.

Полный одноразрядный сумматор должен иметь вход для цифры переноса из предыдущего разряда р_i и число слагаемых в нем оказывается равным трем: х₁, х₂, р_i (табл.5.12). Логическую функцию для полного одноразрядного сумматора представляют таблицей истинности, составленной на основании правил суммирования.

Таблица истинности полного одноразрядного сумматора

Цифра переноса из предыдущего

Цифра переноса в старший разряд,

Для получения логической функции в алгебраической форме в виде СДНФ производят запись по «единицам»:

Для выражения р_i+1 можно получить сокращенную дизъюнктивную нормальную формы применив все операции склеивания и поглащения:

Сокращенная дизъюнктивная форма логической функции:

Таким образом, полный сумматор оказывается устройством с двумя выходами и реализуется двумя логическими функциями S_i и P_i+1 с тремя аргументами x₁, x₂, P _i.

Схему, реализующую несколько функций, можно представить как простое объединение схем, реализующих каждую функцию отдельно.

Функциональная схема в логическом базисе И, ИЛИ, НЕ на рис.5.10.

Рис.5.10 Функциональная схема полного одноразрядного сумматора.

Но такой путь, как правило, является неэкономичным. Схема оказалась реализованной на 16 базовых логических элементах.

Часто бывает целесообразно преобразовать совокупность данных логических функций к такому виду, чтобы реализующие их схемы содержали общие части, а схема с многими выходами представляла собой единое целое.

Поэтому продолжим преобразования.

Таблица истинности полного одноразрядного сумматора

Рис.5.11 Карта Карно.

Минимальному покрытию соответствует логическая функция:

После вынесения за скобки получают подготовленную для реализации логическую функцию:

Функциональная схема для этой логической функции в логическом базисе И, ИЛИ, НЕ показана на рис. 5.12.

Рис.5.12 Минимизированная функциональная схема полного одноразрядного сумматора.

Схема оказалась реализованной на 9 базовых логических элементах, что почти в два раза меньше, чем в первой схеме. Это подтверждает целесообразность проведенных преобразований.

Для реализации схемы в базисах И-НЕ и ИЛИ-НЕ следует для логической функции применить формулу Де Моргана.

Получены схемы полных одноразрядных сумматоров.

Полные многоразрядные двоичные сумматоры составляются из одноразрядных.

Способов выполнения сложения многоразрядных чисел два: параллельный и последовательный.

Процедуру сложения двух n-разрядных двоичных чисел можно представить рис.5.13.

Рис.5.13 Процедура сложения двух n-разрядных двоичных чисел

В младшем разряде сумматора используется полусумматор (два входа для и ).

Начиная со второго разряда необходимо иметь три входа: два для слагаемых и и один для сигнала переноса с предыдущего разряда, т.е. необходимо применять полный сумматор.

полного сумматора рис.5.14

Рис.5.14 Обозначение на схеме полного сумматора

Рис.5.15 Обозначение на схеме полу сумматора

В соответствии с рассмотренной схемой суммирования двух n-разрядных чисел схема n-разрядного сумматора может быть представлена в виде параллельного n-разрядного сумматора с последовательным переносом рис.5.16

Рис.5.16 Параллельный n-разрядный сумматор

Число сумматоров здесь равно числу разрядов. Выход переноса каждого сумматора соединен с входом переноса следующего, более старшего разряда. Слагаемые и складываются во всех разрядах одновременно, а перенос поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие параллельного многоразрядного сумматора с последовательным переносом ограниченно задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей системе [7].

Это устройство нетрудно сделать любой длины, однако суммирование будет закончено лишь тогда, когда истечет время распространения сигналов переноса через всю цепь одноразрядных сумматоров. Такой перенос иногда называют пульсирующим. При наиболее неблагоприятных условиях для распространения переноса при сложении чисел 11. 11 и 00. 001, произойдет “пробег” 1 переноса через весь сумматор от самого младшего разряда к самому старшему. Поэтому в худшем случае время распространения переноса где- время распространения переноса в одном разряде; n- число разрядов сумматора.

При последовательном суммировании используется один, общий для всех разрядов полный (рис.5.17).

Рис.5.17 Сумматор с дополнительной цепью задержки

Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся в сумматор через входы A и B, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, т.е. до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку обеспечивает D-триггер. Для хранения и ввода слагаемых A и B, а также для преобразования последовательного кода выходных импульсов в параллельный применяют регистры сдвига. Работа регистров сдвига и триггера задержки синхронизируется общим генератором тактовых импульсов.

Последовательные многоразрядные сумматоры имеют сравнительно невысокое быстродействие, так как одновременно суммируется лишь пара слагаемых. При этом они состоят из трех регистров, одноразрядного сумматора, триггера задержки (D-триггера) и генератора тактовых импульсов.

Быстродействие параллельного многоразрядного сумматора можно увеличить, заменив последовательный перенос на параллельный перенос с помощью специального узла: схемы ускоренного переноса СУП.

Принцип ускоренного (сквозного, параллельного) переноса заключается в том, что для каждого двоичного разряда дополнительно формируют два сигнала:

Если хотя бы одно из слагаемых или равно 1 (т.е. ), то перенос в последующий разряд произойдет при наличии сигнала переноса из предыдущего разряда.

Процесс формирования ускоренного переноса описывается следующим уравнением:

Пример 5.5. Синтезировать узел, осуществляющий суммирование двух одноразрядных двоичных чисел (полусумматор), на элементах И, ИЛИ, НЕ, на элементах И-НЕ и на элементах ИЛИ-НЕ.

Решение. 1. Составляют таблицу истинности для логической функции одноразрядного суммирования на основании правил суммирования одноразрядных чисел (5.14).

Источник

Анализ и синтез комбинационных схем.

Комбинационная схема задана полностью, если известен закон функционирования, который представляется системой переключательных функций.

Рис.33. УГО комбинационной схемы

Рассмотрим комбинационную схему. Закон функционирования данной КС описывается переключательными функциями:

1. Последовательно описывая работу каждого элемента КС переключательной функцией, получаютпереключательные функции, которые описывают закон функционирования всей КС.

2. Проводится анализ полученных переключательных функций с целью упрощения схемы.

1. Записать переключательную функцию КС в полном базисе.

2. Произвести минимизацию записанной переключательной функции.

3. Записать полученную после минимизации функцию в необходимом базисе.

4. Построить полученную переключательную функцию.

Пример: Произвести анализ комбинационной схемы: (см.рис.34).

Описываем работу каждого логического элемента КС переключательной функцией:

1. Производим анализ полученных выражений:

2. Строим электрическую схему: (см.рис.35)

Рис.34.Исходная КС. Рис.35.КС после анализа

Раздел 3. Комбинационные устройства.

Число элементов одноступенчатого дешифратора определяется числом выходов.

По способу организации дешифрации слова дешифраторы подразделяются на:

1. Одноступенчатые (линейные).

2. Многоступенчатые (прямоугольные, пирамидальные).

Дешифратор, имеющий для n-разрядного числа 2 П выходных шин, называется полным дешифратором.

Дешифраторы используются для преобразования двоичных кодов в управляющие сигналы для различных устройств ЭВМ.

Матричные или линейные дешифраторы.

Линейный дешифратор является одноступенчатым, т.к. при его построении используют конъюнкторы, число входов которых равно разрядности входного слова.

Прямые и инверсные значения переменных обычно поступают на входы дешифратора с прямых и инверсных выходов триггеров, регистра, на котором записывается входная комбинация переменных.

Схема, представленная на рис.36, реализует следующие переключательные функции:

В интегральном исполнении матричные дешифраторы строятся на 3-4 входа.

На рис.36.37 приведены: функциональная схема матричного 3-х разрядного дешифратора, таблица возможных состояний дешифратора и его условное графическое обозначение.

Возможно построение дешифратора, у которого дешифрация входного слова осуществляется синхронизирующими сигналами. Такие дешифраторы принято называть синхронными дешифраторами.

Рис.36. Функциональная схема (а) и таблица переключений (б) линейного дешифратора

Шифратор.

Рассмотрим принцип построения 8-входового двоичного шифратора. Закон функционирования такого шифратора можно задать таблицей истинности (таб.3.2)

На рис.38 приведена схема шифратора на восемь входов и его условное обозначение.

Рис.38.Схема шифратора (а) и его УГО (б)

С помощью шифратора возможно преобразование цифр десятичных чисел в двоичное представление с использованием любого другого двоично-десятичного кода.

Мультиплексоры.

Каждому из информационных входов D_l мультиплексора присваивается номер, называемый адресом. Мультиплексор подключает один из входов, адрес которого задаётся двоичным кодом на адресных А_l входах, к выходу. Т о., подавая на адресные входы адреса информационных входов, можно передавать параллельные М-разрядные коды с этих входов на выход в последовательном коде.

Рассмотрим синтез 4-разрядного мультиплексора. Составим таблицу истинности:

На основании таб.3.3 составим переключательную функцию для его выхода:

Q=D₀(A̅₁A̅₀)vD₁(A̅₁A₀)vD₂(A₁A̅₀)vD₃(A₁A₀)

Рис.39.Функцианальная схема мультиплексора.

Рис.40.Условное графическое обозначение мультиплексора.

Рис.41.Функциональная схема мультиплексорного дерева,позволяющая передавать 16-ти разрядное слово на выход

Функциональные схемы мультиплексоров достаточно просты, они выпускаются в виде интегральных микросхем с четырьмя двухвходовыми, двумя четырёхвходовыми и одним восьмивходовым мультиплексорами в одном корпусе.

Для передачи на выход многоразрядных входных данных в параллельной форме используется параллельное включение мультиплексоров по числу разрядов передаваемых данных. Такое включение мультиплексоров называется мультиплексорным деревом(рис.41).

Например, чтобы передать на выход седьмой разряд следует подать на MS2 XiXq = 11 и на MS5 Х₃Х₂ = 01

Демультиплексоры.

Демультиплексором называется функциональный узел, обеспечивающий передачу информации в одну из выходных линий в соответствии с принятым адресом. При этом на остальных выходных линиях поддерживается логический «О». То., демультиплексоры используются для восстановления мультиплексированной информации.

Демультиплексор имеет один информационный вход и несколько выходов. В этом случае вход подключается к выходу, имеющему заданный адрес. Рассмотрим принцип построения и работу демультиплексора, имеющего один вход и четыре выхода. Закон функционирования такого демультиплексора задан таблицей истинности:

Рассмотрим принцип построения и работу демультиплексора, имеющего один вход и четыре выхода. Закон функционирования такого демультиплексора задан таблицей истинности:

Используя таб. 3.4 можно легко записать переключательные функции для выходов приведённой на рис.42 схемы демультиплексора:

Рис.42.Функциональная схема демультиплексора.

Условное обозначение демультиплексора имеет вид (рис.43).

Рис.43.УГО демультиплексора.

При D = 1 демультиплексор выполняет функции полного дешифратора, реализуя на на выходах минтермы адресных переменных А₀,…,А_n-1.

Путём последовательного включения мультиплексоров и демультиплексоров реализуются различные схемы коммутаторов, соединяющих источники и приёмники информации в соответствии с поступающими адресами. На рис.44 представлена схема простейшего коммутирующего устройства.

Демультиплексоры выполняются в виде отдельных интегральных схем. Если общее число выходов проектируемого демультиплексора превышает имеющееся в выпускаемых интегральных микросхемах, то используют параллельное подключение нескольких схем.

Рис.44.Пример коммутирующей схемы.

Рис.45.Функциональная схема 16-ти разрядного демультиплексорного дерева.

Сумматоры.

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор.

Числа в любой позиционной системе счисления складываются поразрядно. Поэтому сложить любые двоичные числа можно при наличии узлов, реализующих суммирование цифр одного разряда слагаемых с учётом возможного переноса из соседнего младшего разряда.

По принятой системе счисления и кодирования различают сумматоры:

По способу организации суммирования сумматоры могут быть:

По способу обработки многоразрядных чисел различают сумматоры:

Полусумматор служит для сложения двух двоичных одноразрядных чисел. Схемы полусумматора строятся на простых логических элементах И. ИЛИ. НЕ. Искл. ИЛИ (рис.46)

Рис.46. Схемы (а,в) и таблица значений (б) для полусумматора.

По таблице значений переключательные функции для S_i и Р_i+1 в СДНФ имеют вид:

Полусумматор имеет два входа A_i и В_i и два выхода S_i и P_i+1.

Рис.47.Условное графическое обозначение полусумматора.

Одноразрядный комбинационный сумматор.

Одноразрядный комбинационный сумматор предназначен для суммирования трёх одноразрядных двоичных чисел.

Таблица переключения для одноразрядного сумматора имеет вид (таб.3.6).

На основе таблицы переключений (таб.3.6) переключательные функции в СДНФ для S_i и P_i+1 имеют следующий вид;

Схема сумматора состоит из двух последовательно соединённых полусумматоров, каждый из которых суммирует только два аргумента. Схемы приведены на рис.48.49.

Рис.48.Схема одноразрядного сумматора на двух полусумматорах.

Рис.49.Схема одноразрядного сумматора на простых логических элементах

Рис.50.Условное обозначение сумматора

Промышленные сумматоры строятся на сложных логических элементах; И-ИЛИ-НЕ, ИЛИ-HE, И-НЕ.

Сумматоры выпускаются в интегральном исполнении. Рассмотрим микросхему К155ИМ1, которая представляет собой быстродействующий одноразрядный сумматор.

Рис.51.УГО промышленного сумматора (ИМС К155ИМ1)

Сумматор имеет четыре входа А и В, обеспечивающие приём информации, вход переноса Pj с предыдущего разряда, прямой и инверсный выходы суммы S_i и инверсный выход переноса P_j+1 в следующий разряд. Наличие у микросхемы инверсных входов A₃, А₄ и В₃, В₄ даёт возможность использовать сумматор для выполнении операции вычитания. В этом случае вычитаемое в прямом коде подаётся на один из инверсных входов, инвертирование входных сигналов производится внутри схемы.

При выполнении операции сложения на инверсные входы А₃, А₄ и В₃, В₄ подаётся уровень логической «1», при выполнении операции вычитания прямые входы А₁, А₂ и B₁, В₂ соединяются с «землёй».

Многоразрядные комбинационные сумматоры.

В цифровых системах обычно обрабатываются многоразрядные числа, поэтому в их состав включаются многоразрядные сумматоры, которые строятся на базе одноразрядных сумматоров, соединённых цепями переноса.

Многоразрядные сумматоры могут быть параллельными и последовательными.

Параллельный сумматор комбинационного типа строится на основе каскадного соединения одноразрядных комбинационных сумматоров. Различают схемы с последовательным, параллельным и групповым переносом.

Рис.52.Структурная схема n-разрядного двоичного сумматора с последовательным переносом.

Поданный на управляющий вход сигнал УС = «0» переводит каждый из выходов сумматора в состояние логического «0» и сохраняет это состояние независимо от состояния информационных входов каждого разряда сумматоров.

Рис.53.Структурная схема 3-разрядного двоичного сумматора с последовательным переносом на ИМС

Последовательный сумматор преобразует последовательные коды слагаемых в последовательный код их суммы.

Принципиально возможно построение схем сумматоров, работающих в любой системе счисления, отличной от двоичной. На практике наибольшее распространение получили

двоично-кодированные десятичные сумматоры.

Рис.54.УГО одноразрядного десятичного сумматора.

Для выполнения действий над десятичными числами наиболее широко используется код с избытком 6. При выполнении логических операций в этот код преобразуются числа, хранящиеся в оперативной памяти в коде 8-4-2-1. Результат операции также передаётся в ОП в коде 8-4-2-1.

Для сложения многоразрядных десятичных чисел могут быть использованы как параллельные, так и последовательные сумматоры, в этом случае схемы десятичных сумматоров выполняют функции, аналогичные функциям двоичных сумматоров в многоразрядных схемах.

3.6. Арифметико-логические блоки.

Арифметико-логическим устройством (АЛУ) называется функциональный блок, выполняющий заданный набор арифметических и логических операций над двумя многоразрядными операндами. АЛУ является основным блоком операционных устройств большинства современных цифровых систем.

Набор операций, выполняемых АЛУ, определяется в зависимости от предполагаемой области его использования. Обычно АЛУ выполняют полный набор логических функций двух переменных или его часть, состоящую из наиболее часто используемых функций: инверсии, конъюнкции, дизъюнкции, исключающего ИЛИ. В состав арифметических операций обязательно входят сложение и вычитание. В виде отдельных микросхем либо в составе БИС выпускаются секции АЛУ. выполняющие операции над 2-. 4-. 8-. 16­разрядными операндами. Для обработки операндов большей разрядности параллельно включаются несколько секций АЛУ. На рис.55 приведено УГО АЛУ.

Рис.55.Условное обозначение АЛУ с пояснениями.

При управляющем сигнале М=»0″ АЛУ выполняет арифметические операции над п- разрядными входными двоичными числами А и В.

При М=»Г АЛУ выполняет логические операции над функциями А и В (во всех разрядах выполняется одна и та же логическая операция).

Комбинация сигналов Sq. S3 определяет, какая именно математическая или логическая операция выполняется.

Типовой набор из 16 логических и 16 арифметических операций над операндами А и В, серийно выпущенных микросхем АЛУ имеет вид:

Преобразователи кодов.

Преобразователи двоичного кода.

Рис.56.Схема преобразователя прямого кода в обратный.

Это узел, на выходе которого в зависимости от знака числа может быть получено двоичное

число как в прямом, так и в обратном или дополнительном кодах.

Рис.56.Схема преобразователя прямого кода в обратный.

Если на входы Xj преобразователя поступают положительные числа (w=»0″), то с выходов У-, снимаются прямые коды двоичных чисел X. Если на входы Xj преобразователя поступают отрицательные числа (w=T), то с его выходов У-, снимаются обратные коды двоичных чисел.

Закон функционирования любого i-ro разряда преобразователя прямого кода в обратный можно представить таблицей переключений:

Рис.57.УГО преобразователя прямого кода в обратный.

Можно построить схему преобразователя для преобразования прямого двоичного кода в дополнительный. Для образования дополнения отрицательного п-разрядного числа до величины 2 П необходимо к инверсному значению кода числа прибавить единицу в младший разряд.

Для i-ro разряда преобразователя прямого кода в дополнительный с учётом знака числа переключательная функция имеет вид:

Рис.58.Схема преобразователя прямого кода в дополнительный.

При проектировании устройств ЭВМ различного назначения и для обеспечения совместной работы отдельных устройств используются и другие преобразователи кодов. С помощью преобразователей кодов можно преобразовать двоичный код в двоично­десятичный, либо двоично-десятичный в двоичный.

Преобразователи для цифровой индикации.

В знакосинтезирующих устройствах печати, дисплеях цифровая информация образуется методом синтеза фигур из нескольких отрезков прямых. На рисунке показано, как получить

изображение всех десятичных цифр в виде отрезков прямых.

Каждый элемент фигуры светится либо не светится, в зависимости от значения соответствующей логической переменной, управляющей свечением данного элемента фигуры.

Десятичные цифры, отображение которых необходимо вызывать, задаются в десятичном коде. Таблица истинности для логических переменных, управляющих элементами индикации, имеет вид (таб.3.9).

С помощью карт Карно можно получить значения переключательных функций для управления элементами индикации.

На примере рассмотрим получение значения переключательной функции для управления элементом УЗ индикации.

Функциональная схема, реализующая выражение для УЗ может быть построена на логических элементах в любом базисе.

Раздел 4. Последовательностные устройства.

Триггеры.

Триггеры классифицируются по следующим признакам:

1. По способу записи информации различают асинхронные и синхронные триггеры. В асинхронных триггерах изменение состояния происходит при подаче сигналов на информационные входы. В синхронных (тактируемых) триггерах имеются кроме информационных входов один или несколько дополнительных для сигналов управления. Состояние таких триггеров изменяется при подаче синхронизирующих сигналов в соответствии со значением сигналов на информационных входах.

2. По способу управления информацией различают триггеры со статическим, динамическим, одноступенчатым и многоступенчатым управлением.

3. По способу организации логических связей, определяющих особенности функционирования, различают RS,D,T,JK и другие типы триггеров.

Основными параметрами триггеров являются:

1. Максимальная длительность входного сигнала;

2. Время задержки переключения триггера;

3. Разрешающее время триггера

Триггер на дискретных элементах.

Схема триггера на дискретных элементах имеет вид (рис. 59).

Рис.59.Триггер на дискретных элементах.

Триггер на логических элементах.

Выше рассмотренный триггер можно построить на элементах типа ИЛИ-HE, либо И-НЕ

Рис.60.Схема(а),таблица значений(в) и временные диаграммы(г) асинхронного RS-триггера на логических элементах ИЛИ-НЕ

Рис.61.Схема (а), УГО (б), таблица значений (в) и временные диаграммы (г) асихронного RS-триггера на логических элементах И-НЕ.

Синхронный однотактный RS-триггер.

На входы логического элемента сигналы не всегда поступают одновременно, т.к. перед этим могут проходить через разное число узлов, не обладающих к тому же одинаковой задержкой. Это явление называют состязаниями или гонками. В результате таких состязаний новые значения одних сигналов будут сочетатся с предыдущими значениями других сигналов, что может привести к ложному срабатыванию.

Это отрицательное явление можно устранить временным стробированием. когда на элемент кроме информационных сигналов подаются тактирующие (синхронизирующие) импульсы, к моменту прихода которых информационные сигналы успевают установиться на входах.

Рис.62.Схема(а),УГО(б),таблица значений(в) и временные диаграммы (г) синхронного RS-триггера на логических элементах И-НЕ

Здесь элементы 1 и 2 образуют схемы входной логики синхронного управления RS- триггера. построенного на элементах 3 и 4.

Поскольку входная информация поступает через дополнительные элементы 1 и 2, то она может быть записана в триггер только при поступлении на синхронизирующий вход тактирующего сигнала. Т.о. синхронный триггер кроме входов R и S имеет вход синхронизации С. Закон функционирования данного триггера следующий: если на синхронизирующем входе действует уровень С=0, то триггер сохраняет своё состояние, т.е. триггер находится в режиме хранения, а если на синхронизирующем входе С=1, то триггер работает в режиме асинхронного RS-триггера. При отсутствии сигнала синхронизации триггер может быть установлен в состояние 0 или 1 подачей на дополнительные несинхронизирующие входы R-инверсное и S-инверсное сигналов, соответствующих логическому «О».

Устойчивая работа однотактных RS-триггеров в любой схеме возможно только при условии, что информация в триггер заносится после завершения передачи информации о прежнем его состоянии в другой триггер. Для этого приходится использовать две серии находящихся в противофазе синхроимпульсов. Подобный принцип обмена информацией реализован в двухтактных RS-триггерах.

Рис.63.Схема(а),таблица значений(б) и временные диаграммы(в) двухтактного синхронного RS-Триггера

Схема двухтактного синхронного RS-триггера состоит из двух однотактных RS- триггеров и инвертора в цепи синхронизации. Если на синхронизирующий вход триггера подаётся сигнал С=1, то входная информация, определяемая сигналами на R и S входах, заносится только в первый триггер. При этом второй триггер будет хранить предыдущюю информацию.

Как только импульс синхронизации примет значение С=0, первый RS-триггер перейдёт в режим хранения, а с инвертора уровень С-инверсное равный «1” запишет информационное состояние первого RS-триггера во второй RS-триггер.

Синхронный двухтактный триггер обычно имеет дополнительные асинхронные инверсные входы R и S, по которым он независимо от сигнала на синхронизирующем входе С переключается в состояние 0 или 1.

Условное обозначение рассмотренного триггера имеет вид (рис.64).

Рис.64.УГО двухтактного синхронного RS-триггера.

Таким образом разница между однотактным и двухтактным синхронными RS- триггерами со статическим управлением состоит в следующем: однотактный синхронный RS-триггер можно переключить, если С=1 и при этом изменить комбинацию на установочных входах с прежней (например R=0, S=1) на новую (R=1, S=0) или наоборот; в двухтактном синхронном RS-триггере при С=1 вторая ступень отключена от первой, а при С=0 первая ступень не принимает информацию с входов R и S.

Лишь при изменении сигнала на синхронизирующем входе С с 1 на 0 информация из первой ступени передаётся во вторую ступень и состояние выходов Q и Q-инверсное изменяется.

Триггер этого типа имеет только один информационный вход Т, называемый счётным входом, и изменяет своё состояние после прихода на счётный вход Т каждого управляющего (счётного) сигнала.

Т-триггер реализует операцию сложения по mod 2, что и обусловило название триггера счётным триггером.

Сигнал на его выходе Q появляется в два раза реже, чем на входе Т, т е. Т-триггер может использоваться как делитель частоты.

Информационным входом Т является синхронизирующий вход С.

Рис.65.Схема (а),таблица значений (б) и временные диаграммы (в) двухтактного асинхронного Т-триггера

В этой схеме поступление сигнала Т=1 по входу С приводит к записи в двухтактный RS- триггер состояния, противоположного предыдущему.

Сигнал на выходе триггера изменится только после завершения действия сигнала Т=1.

В данной схеме единичный входной сигнал представляется спадом сигнала Т=1.

Рис.66.Схема (а),таблица значений (б) и временные диаграммы (в) двухтактного синхронного Т-триггера

При Т=0 наличие синхронизирующего сигнала С=1 не сможет вызвать переключение Т-триггера, т.к. входы R и S двухступенчатого RS-триггера заблокированы уровнем логического 0 с выходов элементов 1 и 2.

При наличии высокого уровня Т=1 каждый синхронизирующий сигнал на входе С=1 будет переключать триггер из одного состояния в другое, причём смена состояния происходит после окончания действия синхронизирующего сигнала на входе С (С=0). а электрических схемах Т-триггеры обозначается следующим образом (рис. 67).

Рис.67.УГО асинхронного(а) и синхронного(б) двухтактных Т-триггеров

Рис.68.Схема(а),УГО(б),таблица значений(в) и временные диаграммы(г) одноступенчатого синхронного D-триггера

1. Одноступенчатый D-триггеримеет вид (рис.68).

При С=0 синхронный RS-триггер заблокирован уровнями логической 1 с выходов элементов И-НЕ. При С=1 уровень, поданный на информационный вход D, создаёт уровень логического 0 на входе S (D=1), либо на входе R (D=Q) асинхронного RS-триггера и триггер устанавливается в состояние, соответствующее логическому уровню на входе D.

Как видно из временной диаграммы одноступенчатый D-триггер задерживает распространение входного сигнала на время паузы между сигналами.

2. Двухступенчатый синхронный D-триггер обеспечивает задержку входного сигнала на период (на один такт) следования синхронизирующих сигналов.

Рис.69.Вариант построения(а),таблица значений(б) и временные диаграммы(в) двухступенчатого синхронного D-триггера.

Схема двухступенчатого синхронного D-триггера состоит из однотактного D-триггера и однотактного синхронного RS-триггера, тактируемых уровнем логической 1. и инвертора.

При С=0 информация со входа D не принимается в триггер T-j. Этот уровень через инвертор подаётся на синхронизирующий вход триггера Т₂ и состояние триггера Т₁ передаётся Т₂.

При подаче на вход С уровня логической 1 на синхронизирующий вход триггера Т₂ приходит логический 0 и связь между триггерами разрывается. Триггер Т₁ при этом будет устанавливаться в состояние, соответствующее уровню на входе D. После окончания действия сигнала на входе синхронизации (С=0) производится передача состояния триггера T-j триггеру Т₂.

Одноступенчатый синхронный DV-триггер может быть образован из D-триггера, в который введён вход управления V параллельно синхронизирующему входу С.

Рис.70.Схема(а),таблица значений(б) и временные диаграммы(в) DV-триггера.

DV-триггер будет переключатся в состояние, соответствующее уровню на входе D, при наличии сигналов V=1 и С=1. При V=G информация со входа D не принимается в DV- триггер, т.к. уровень логической 1 с выходов элементов И-НЕ1 и И-НЕ2 блокирует состояние RS-триггера, построенного на элементах И-НЕЗ, И-НЕ4.

Счётчики широко применяются в вычислительной технике и различных устройствах автоматики для формирования адресов, команд, счёта количества циклов выполнения операций, формирования кода в преобразователях и т.д.

По целевому назначению счётчики подразделяют на простые и реверсивные. Простые счётчики могут быть суммирующие и вычитающие. Суммирующий счётчик предназначен для выполнения счёта в прямом направлении, т.е. для сложения. С подачей на вход очередного единичного сигнала показания счётчика увеличиваются на единицу. Вычитающий счётчик предназначен для выполнения счёта единичных сигналов в режиме вычитания. Каждый сигнал, поступающий на вход такого счётчика, уменьшает его показания на единицу. Реверсивные счётчики предназначены для работы в режиме сложения и в режиме вычитания.

По способу организации счёта счётчики подразделяют на асинхронные и синхронные. В асинхронных счётчиках сигнал от разряда к разряду передаётся естественным путём в различные интервалы времени в зависимости от сочетания входных сигналов. В синхронных счётчиках сигналы от разряда к разряду передаются принудительным путём с помощью тактовых сигналов.

По способу организации цепей переноса между разрядами различают счётчики с последовательным, параллельным и частично-параллельным переносом.

Двоичный счётчик с последовательным переносом.

В этих счётчиках каждый последующий триггер запускается от информационных выходов предыдущего триггера. Наиболее простой схемой двоичного счётчика с последовательным переносом является схема счётчика на Т-триггерах. На рис.86 приведён суммирующий счётчик с последовательным переносом.

Источник